Вернуться к статье
SAT-генерация тестовых векторов на elaborate-представлении RTL без этапа логического синтеза: экспериментальное обоснование маршрута и перспективы ранней характеризации блоков
Wall-clock time
Benchmark | A: Yosys, s | A: ATPG, s | A: total, s | B: Yosys, s | B: ATPG, s | B: total, s | A/B |
bench_xor_a | 0.074 | 0.040 | 0.114 | 0.048 | 0.050 | 0.098 | 1.16× |
bench_xor_b | 0.068 | 0.030 | 0.098 | 0.040 | 0.030 | 0.070 | 1.40× |
bench_alu | 0.137 | 3.010 | 3.147 | 0.090 | 3.200 | 3.290 | 0.96× |
bench_shifter | 0.232 | 11.760 | 11.992 | 0.144 | 12.610 | 12.754 | 0.94× |
bench_redundant | 0.080 | 0.050 | 0.130 | 0.016 | 0.110 | 0.126 | 1.03× |
bench_counter | 0.113 | 0.750 | 0.863 | 0.075 | 0.780 | 0.855 | 1.01× |
